韓国のSamsung Electronicsが，スルー・シリコン・ビア（TSV）で複数のダイを接続して積層する半導体パッケージ技術「wafer-level processed stack package（WSP）」を現地時間4月13日に発表した。同技術を適用すると，小さなLSIパッケージにより多くの機能を搭載できるだけでなく，処理性能の向上も可能になるという。

　複数のダイを積層する手法としては，ダイ間をワイヤー・ボンディングで接続するマルチ・チップ・パッケージ（MCP：Multi-Chip Package）という技術がある。しかしSamsung社は「MCPだと，垂直方向にはダイ同士を数10μm間隔で配置し，水平方向にはパッケージ基板とのあいだに数100μmの空間を確保し，配線に負担をかけないようにする必要がある」と指摘する。

　WSPで採用したTSVによる接続は，ダイの垂直方向にμmサイズの穴を開け，回路を直接接続する。これにより，ダイ間やパッケージ基板とのあいだに余計な空間を設けずに済み，配線がダイの大きさをはみ出さなくなる。Samsung社では「MCPに比べ面積を15％縮小し，厚みを30％薄くできる」としている。さらに，内部配線の長さが短くなるため，電気抵抗を減らし，処理速度を約30％高速化できるという。

　またSamsung社は「WSP技術において，TSVの製造プロセスを大幅に簡素化した」と述べる。従来のドライ・エッチング主要ではなく，レーザー・ドリルで穴を開けたことで，「マスク・パターン作成を要する通常のリソグラフィ関連処理を排除して製造コストを大幅に下げ，複数層の構造に浸透させるのに必要なドライ・エッチング処理の時間を短縮できた」（同社）

　同社はWSP技術を用い，2GビットのNAND型フラッシュ・メモリーのダイ8個を積層し，合計16GビットのメモリーLSIを試作した。各フラッシュ・メモリー・ダイの厚みは50μmで，積層後の厚さは0.56mmになった。

　WSP技術は，まずモバイル機器や家電品向けのNAND型フラッシュ・メモリー製品に適用し，2007年初頭に提供を開始する。その後，高性能システム・イン・パッケージ（SiP）製品や大容量DRAMチップなどに，適用範囲を拡大していく。

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