図1 2年おきにプロセス技術を世代交代
図1 2年おきにプロセス技術を世代交代
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図2 45nmルールで製造したウエハーを掲げるIntel社FellowのPaolo Gargini氏
図2 45nmルールで製造したウエハーを掲げるIntel社FellowのPaolo Gargini氏
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図3 10年先を見据えた研究開発の成果を披露:消費電力を1/10に
図3 10年先を見据えた研究開発の成果を披露:消費電力を1/10に
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 米Intel社は,開発者向け会議のIDF3日目,半導体技術について講演した。同社は2005年第4四半期に,65nmのプロセス技術によってマイクロプロセサの量産を始めたが,90nmからの移行が2年だったとし,「ムーアの法則に変化なし」(同社FellowのPaolo Gargini氏)と技術進歩の順調振りをアピールした。特に,欠陥密度(defect density)は従来のプロセス技術よりも小さく抑えられたという(図1)。65nm世代の半導体では,90nm世代品よりも集積するトランジスタ数が多いことから,欠陥密度の低下がそのまま歩留まりの向上につながるわけではないが,プロセス技術が安定していることの証といえる。同社は2006年に,90nmから65nmへの移行を積極的に推し進める。今回のIDFで発表した一連のマイクロプロセサ「Merom」「Conroe」「Woodcrest」はいずれも65nmで製造する(関連記事)。現在,65nm対応の工場は二つだが,近くこの数を四つに増やす。これにより2006年第3四半期には,65nmルールで製造する半導体の数が90nmルール品の数を上回る見通しという。

 Gargini氏は,今後も2年おきにプロセス技術を世代交代することに自信をみせた。同社は2007年中に45nmルールの製造技術を実用化する。すでに45nmルールでSRAMを試作済みだが,会場ではそのウエハーを披露した(図2)。この際,懸念されるのがリーク電流の増大である。半導体を動作させていない状態でも,電流を消費してしまうのがリーク電流だ。特に半導体の微細化・高速化に伴い,この問題は顕著になる。同社は90nm/65nmルールでも,ひずみSiの技術を利用することで,リーク電流を1/5に抑えている。引き続き45nmルールでも,ひずみSiを使う。それ以外にも,high-k 材料やFUSIなどについても同社は積極的に研究しているが,当面は「必須の技術ではない。あくまでオプション」と位置づけ,導入時期は明らかにしていない。

 同社は,さらにその先を見据えた研究開発にも余念がない。2015年ころに期待する技術として,III-V族の化合物材料であるInSbを挙げた。既存のSi基板上にバッファ層を設け,その上にInSbを付加する。これによりトランジスタの性能を1.3~1.5倍に,消費電力を1/10に抑えられるという(図3)。この技術は,英国QinetiQとの共同開発である。