光ファイバー通信の高速・大容量化が止まらない。主な通信事業者は、幹線系や海底ケーブルで1波当たり100Gビット/秒のシステムを商用稼働させている。トライアルベースではこの5月に、英国通信事業者のBTと光伝送装置ベンダーの米シエナが共同で800Gビット/秒（2波利用時）の伝送実験に成功した。
ここでキーとなるのが光通信の様々な処理をデジタル化する「デジタルコヒーレント」である。デジタルコヒーレント実用化のきっかけとなったのが、2008年に当時の米ノーテルが発表した46Gビット/秒の受信器チップだ。その開発者の一人で、現在はシエナの光信号処理部門シニア・ディレクターを務めるキム・ロバーツ氏に、最新の光ファイバー通信について聞いた。
光ファイバー通信の高速・大容量化が右肩上がりで進んでいる。
日本を含む世界中の通信事業者で、トラフィックが指数関数的に伸びているからだ。年率にして30％から50％、事業者によっては100％増というところもある。このまま続くとエンドツーエンドのトラフィックは2020年に1000T（テラ）ビット/秒になる。
ただし、光ファイバーで通信に使える波長帯（帯域）は有限なので、帯域の利用効率を高める必要がある。具体的には1Hz当たりの伝送速度（ビット/秒/Hz）を上げることが重要になってきた。
利用効率を高めるにはどうすればいいのか。
光信号のスペクトラムをぐっと絞り込む必要がある。幅を狭めれば高密度に配置できるので、同じ帯域で送れる光信号の容量を増やすことができる。
光スペクトラムの狭帯域化に有効なのが、送信側のスペクトラム整形（シェーピング）だ。スペクトラムシェーピング自体は既に実用化されているが、最新のシステムではDSP（Digital signal Processor）とD-A（デジタル-アナログ）変換器を組み合わせたデジタル信号処理により実現する。従来方式のスペクトラムシェーピングはフィルターで実現しており、安定性に欠けるという欠点があった。DSPを利用したシステムでは、ロールオフ率などの整形用のパラメーターをプログラムで柔軟に変更できるというメリットがある。
当社はDSPとD-A変換器、誤り訂正（軟判定FEC）などの送信側の機能をCMOSの1チップにまとめたASIC（Application Specific Integrated Circuit）を実用化済みだ。最大200Gビット/秒（2波利用時）に対応している。加えて、受信側の機能も1チップ化している。送信器チップよりも高性能で、1秒当たり70Tのオペレーションを実行できる。これは3万5000台のラップトップPCに相当する処理能力だ。内部配線は3.7kmにもなる。
通信速度はどこまで高まってきているのか。
5月に発表したBTとの共同トライアルでは、800Gビット/秒の410km伝送に成功している。当社の送信器/受信器チップを搭載したボード（WaveLogic 3トランシーバー）を使った。既存のWaveLogic 3トランシーバーは最大200Gビット/秒だが、変調方式をQPSKから16値QAMにプログラムで変更することで4倍の800Gビット/秒を達成した。つまりトライアルではあるが、ハードウエアは実証済みのものを使っているわけだ。
最近の光通信システムにおいて、高速・大容量化以外のニーズには何があるのか。
低遅延（ローレイテンシー）だ。例えば金融のプログラム売買のようなアプリケーションでは遅延に対する要求が厳しい。一方で、遅延にはそれほど厳しくないアプリケーションもある。
そこで当社のWaveLogic 3トランシーバーでは遅延時間をプログラマブルにして、ソフトウエアで変更できるようにする。通信品質（誤り訂正能力）とのトレードオフになるので、ニーズに応じて選ぶ。通信速度が100Gビット/秒の場合、誤り訂正で最大のパフォーマンスを出すなら遅延時間は42マイクロ秒だが、多少（数dB）犠牲になっていいなら8マイクロ秒まで短縮できる。これもデジタル信号処理のたまものだ。
デジタルコヒーレントによって、従来は光部品で実現していた様々な処理をDSPが担うようになった。光ファイバー通信システムにおけるデジタル信号処理の領域は今後も広がっていくのか。
その通りだ。現在のデジタルコヒーレントシステムでも、変調器、アンプ、ミキサーなどの機能は光部品で実現している。だが、いずれはすべてCMOSチップの中に入っていく。
こうなると光ファイバー通信システムの設計が変わる。我々は既に始めているが、必要な機能は数式で記述する。そして、MATLABのような数値解析ソフトウエアでシミュレーションを行い、ミスがないかどうかをこの段階でチェックする。チェックが終わったらC言語でプログラムを組み、再度チェックをして、ハードウエア記述言語（RTL）に落とし込む。ここでもチェックをかけて、最後にCMOSチップにする。チップになってからミスが見つかるとコストや期間に与えるダメージが極めて大きくなるが、数式から設計を始めることで、そういったリスクを回避できる。
