2006年5月15日～18日に米国サンノゼで開かれている「Spring Processor Froum」で，米P.A. Semi, Inc., President and CEOのDan Dobberpuhl氏は，低消費電力を売り物にしたPowerアーキテクチャに基く同社のCPUコア「PWRficient」の採用した電力低減技術について講演した（Tech-On!関連記事）。Dobberpuhl氏は，米Digital Equipment Corp.で「Strong ARM」の設計を指揮したことで知られている。
講演では，StrongARMでは電源電圧の低減や回路規模の縮小，きめ細かな電力制御などによって，DECで開発したAlphaアーキテクチャのマイクロプロセサと比べて大幅な消費電力低減を果たしたことを述べた。同じ演算性能で比べた場合の消費電力は，Alpha 20164の26Wに対して，StrongARMでは0.5Wとほぼ1/50になった。
次に，単位消費電力当たりの演算性能を高めるためにPWRficientにどういった電力低減技術を適用したかを，StrongARMと比較しながら説明した。具体的には大きく二つの技術を用いたという。一つは，CPUコアを構成する回路を解析し，回路の特性に合わせて電源電圧を変える設計を行った。PWRficientの設計時に想定した65nmルールでは，電源電圧は通常1.1Vだが，高速に動作する回路についてはこれより低くした。例えば，キャッシュの電源は別途設けた。これによって，StrongARMに比べて単位消費電力当たりの演算性能を約2倍に高められたという。
もう一つは，回路ごとにクロックの供給をきめ細かく制御するクロック・ゲーティングの粒度を大幅に小さくした点。デュアル・コアのPWRficientでは，チップを１万5000の要素に分けてクロック供給を制御した。これによって，単位消費電力当たりの演算性能をさらに約2倍高められたとする。
Dobberpuhl氏は講演で，PWRficientの動作時に，回路構成するゲートのうち何割が実際に動いているかを示したグラフを見せた。その割合は起動時には75％に達するものの，通常動作時には20％を超える程度になった。重い負荷をかけた場合でも40％程度だった。StrongARMの場合，同様な条件では70％のゲートが動作していたという。
消費電力のさらなる低減を図る要素技術としては，並列処理の強化やオンチップ・メモリの容量拡大などを示した。並列処理については，命令列を分割することや演算結果を矛盾なくまとめることがCPUコアの設計において課題になるとした。
